2021年7月30日
PRA006/PRA010 开发板，Quartus Altera JTAG 配置，以及常见故障解决
摘要： FRASER INNOVATION INC Altera JTAG 设置及故障排除 版权声明： © 2020 Fraser Innovation Inc ALL RIGHTS RESERVED Without written permission of Fraser Innovation Inc, 阅读全文
posted @ 2021-07-30 17:44 FPGAIC设计导师 阅读(324) 评论(0) 推荐(0) 编辑
Quartus II 下FPGA管脚锁定
摘要： Quartus II 下FPGA管脚锁定 在新建工程、编辑文件、编译、排错完成后就进入管脚锁定以及电平设置阶段。这里还是以一位全加器为例介绍管脚锁定。开发板使用FII-PRA006. 开发工具Quartus 18.1。 一位全加器的module 输入、输出与开发板，FPGA的对应关系，见表1。 表1 阅读全文
posted @ 2021-07-30 15:19 FPGAIC设计导师 阅读(575) 评论(0) 推荐(0) 编辑
Verilog (FPGA)板级实验—Quartus II
摘要： Verilog (FPGA)板级实验—Quartus II 这是第一个例子将会在硬件实验板演示a56爆大奖在线娱乐们的设计。本节的目的不是给大家介绍复杂的设计工程，复杂的设计方法，而是借助一个简单的例子，介绍如何将整个设计流程介绍给大家。本节内容包括新建文件，编写Verilog 代码，将代码添加到工程中，编译，开发板 阅读全文
posted @ 2021-07-30 11:18 FPGAIC设计导师 阅读(407) 评论(0) 推荐(0) 编辑
  2021年7月29日
Quartus II 18.xx 创建新工程
摘要： Quartus II 18.xx 创建新工程 本节以Quartus II 18.0 为例介绍如何在QuatusII下创建一个新的工程，其它版本如 Quartus II 18.XX，Quartus II 19.XX，Quartus II 20.XX，基本一致，可以参照本节步骤执行。 启动Quartus 阅读全文
posted @ 2021-07-29 14:24 FPGAIC设计导师 阅读(370) 评论(0) 推荐(0) 编辑
Verilog 的设计方法与设计流程
摘要： Verilog 的设计方法与设计流程 Verilog的设计方法有两种，a56爆大奖在线娱乐是自顶向下（top_down)的设计方法，a56爆大奖在线娱乐是自底向上（bottom_up）的设计方法。设计流程是指从一个项目开始从项目需求分析，架构设计，功能验证，综合，时序验证，到硬件验证等各个流程之间的关系。 设计方法 自顶向下的设计 阅读全文
posted @ 2021-07-29 14:23 FPGAIC设计导师 阅读(814) 评论(0) 推荐(0) 编辑
Quartus II 软件安装步骤
摘要： Quartus II 软件安装步骤 从Intel网站下载QuartusII安装包，https://fpgasoftware.intel.com/?edition=lite。 点击下载 点击选择 Combined Files 点击选择合适的版本 点击选择合适的版本 在这里a56爆大奖在线娱乐们选择最新版本20.1.1， 阅读全文
posted @ 2021-07-29 10:20 FPGAIC设计导师 阅读(1102) 评论(0) 推荐(0) 编辑
  2021年7月28日
TTL，CMOS，LVTTL，LVCMOS电平标准
摘要： TTL电平 VCC：5V 数字电路中，由TTL电子元器件组成电路使用的电平。电平是个电压范围。 标准输出高电平（VOH)：2.4V 标准输出低电平(VOL)：0.4V（0.5V） 通常输出高电平：3.5V(3.6V) 通常输出低电平：0.2V 最小输入高电平(VIH)：2.0V 最大输入低电平(VI 阅读全文
posted @ 2021-07-28 17:20 FPGAIC设计导师 阅读(1353) 评论(0) 推荐(0) 编辑
FPGA 双向口的使用及Verilog实现
摘要： FPGA的双向口在FPGA的设计应用中使用及其广泛，如I2C接口中的SDA，3线制的SPI接口中的数据线，传统控制总线中的数据总线，以及内存的访问DDR3/DDR4的数据总线等都是双向访问的。双向访问涉及到的概念比较多，如三态的概念，高阻的概念，输入、输出引脚合并，输入输出分时复用等概念，因此初学者 阅读全文
posted @ 2021-07-28 11:48 FPGAIC设计导师 阅读(751) 评论(0) 推荐(0) 编辑
Verilog 语法中关于模块例化的方法
摘要： Verilog 语法中，关于模块例化有两种方法，a56爆大奖在线娱乐是位置相关， 另外a56爆大奖在线娱乐是名称相关 verilog 语言中形成一个模块: module module_name( input a, input b, output c, input [31:0] d, output [7:0] e, ..... in 阅读全文
posted @ 2021-07-28 11:48 FPGAIC设计导师 阅读(2918) 评论(0) 推荐(0) 编辑
  2021年7月27日
Verilog 注释语句与文件头编写
摘要： Verilog 注释语句与文件头 Verilog语法与C语言由许多一致的地方, 特别是注释语句几乎一样, 也提供了两种注释方式，分别为行注释//与段注释/* … */。注释不作为代码的有效部分，只是起到注释的作用，提高程序的可读性。编译器在编译时自动忽略注释部分。 行注释语句// a56爆大奖在线娱乐是由双斜杠”/ 阅读全文
posted @ 2021-07-27 10:30 FPGAIC设计导师 阅读(666) 评论(0) 推荐(0) 编辑