Verilog 注释语句与文件头编写
Verilog 注释语句与文件头 Verilog语法与C语言由许多一致的地方, 特别是注释语句几乎一样, 也提供了两种注释方式，分别为行注释//与段注释/* … */。注释不作为代码的有效部分，只是起到注释的作用，提高程序的可读性。编译器在编译时自动忽略注释部分。 行注释语句// a56爆大奖在线娱乐是由双斜杠”/
posted on 2021-07-27 10:30  FPGAIC设计导师  阅读(667)  评论(0)  编辑  收藏  举报