摘要：
Verilog对数据进行四舍五入（round）与饱和（saturation）截位 /liujinggang/p/10549095.html 一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015 阅读全文
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转载至： https://jarviswwong.com/ubuntu-vmware-hgfs-permissions-problem.html 1. 前言 以前都是在Mac下的Parallels Desktop中安Ubuntu用，其“共享文件夹”很方便，也没出现过什么问题。 最近换了Windows 阅读全文
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Verdi介绍：https://www.synopsys.com/zh-cn/verification/debug/verdi.html Verdi 系统提供了以下基本调试功能： 功能全面的波形查看器使您能够显示和分析各个时间段的活动 功能强大的波形比较引擎可以让您隔离快速信号数据库 (FSDB) 阅读全文
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bashrc # .bashrc # Source global definitions if [ -f /etc/bashrc ]; then . /etc/bashrc fi alias rm='rm -i' alias cp='cp -i' alias mv='mv -i' alias sb= 阅读全文
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理解数字电路设计中的自底向上和自顶向下的设计方法。 解释verilog中模块和模块实例之间的区别。 学习四种不同的抽象角度来描述同一个模块。 解释数字电路仿真中的各个组成部分，定义激励块和功能块，说明两种使用激励进行仿真的方法。 1. 设计方法学 数字电路设计中有两种基本的设计方法：自底向上和自顶向 阅读全文
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Synopsys 的 VCS 和 Verdi 是IC设计中使用广泛的开发工具，需要一定的脚本编写能力，新手往往是无法下手，入门比较困难。 因此，写个最简单的使用教程。教程中会用到 Makefile、VCS、Verdi，用Verilog写个简单的ALU，实现简单的实现加减乘除，并编写了testbenc 阅读全文
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之前的两篇博文讨论了同步FIFO的设计和验证，其读写时钟时相同的单一时钟，应用范围有限。 在实际的系统中，经常会遇到多个时钟域传输数据的情况，此时需要数据在跨时钟域上实现无缝传输，且不能有毛刺出现。异步FIFO读写时钟是不相同的，因此可以实现某个频率的写时钟写入再由另一个频率的读时钟读出，也就能够实 阅读全文
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接上一篇同步FIFO的设计。其中产生空、满信号的方法是采用一个计数器，判断计数器中的数来确定FIFO的空满状态。这次采用另外a56爆大奖在线娱乐方法设计同步FIFO。 方法二：将FIFO的读写地址分别拓展一个高位。当拓展的地址最高位相同，其余低位相同时，说明读写地址相同，此时FIFO内没有数据，即产生empty信号 阅读全文
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最近在学习FIFO，于是将学习成果记录一下。 仿真工具为VCS，并用DVE观测波形。 FIFO a56爆大奖在线娱乐先入先出，它是a56爆大奖在线娱乐存储器结构，被广泛的应用与芯片设计中。FIFO分为同步FIFO和异步FIFO，本次记录同步FIFO的设计和验证。 在同步FIFO中，单一时钟同时用于写入和读取数据操作。FIFO的设计 阅读全文
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介绍：最近再学systemVerilog绿皮书《System Verilog验证 测试平台编写指南》，里面有很多的程序想要去仿真运行并查看结果。手头只有装有windows10系统的电脑，因此装了个modelsim10.7来运行程序并仿真。用一个简单的例子来记录一下编译和仿真过程 后续会去找个装有VC 阅读全文