2024年5月11日
DDR
摘要： DDR3的设计有着严格等长要求，归结起来分为两类（以64位的DDR3为例）： 数据 （DQ,DQS,DQM）：组内等长，误差控制在20MIL以内，组间不需要考虑等长；地址、控制、时钟信号：地址、控制信号以时钟作参考，误差控制在100MIL以内，Address、Control与CLK归为一组，因为Ad 阅读全文
posted @ 2024-05-11 14:51 花形 阅读(16) 评论(0) 推荐(0) 编辑