Verilog 预编译
Verilog 预编译 Verilog 语言支持宏定义（`define），参数 parameter，局域参数（localparam)以及`include等内容。这些数据常量的支持极大方便数字系统设计、仿真与验证。这些参数是预编译的。 预编译 所谓预编译就是在系统编译之前，将定义的宏常量，参数等先对系
posted on 2021-08-11 09:35  FPGAIC设计导师  阅读(234)  评论(0)  编辑  收藏  举报