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2023年2月7日

摘要： tapeout:流片 timing violation:时序违规，暂时未找到定义及解释 timing margin:时间冗余，又称slack,如果为正数或0，a56爆大奖在线娱乐满足时间目标，如果为负数a56爆大奖在线娱乐没有满足时间目标，此时违反了约束（constraint violation）阅读全文

posted @ 2023-02-07 08:59 million_yh 阅读(101) 评论(0) 推荐(0) 编辑

2022年12月28日

计算机体系结构中的八个伟大思想

摘要：面向摩尔定律的设计——计算机架构师必须预测其设计完成时的工艺水平使用抽象简化设计——隐藏低层细节以提供给高层一个更简单的模型加速经常性事件——make the common case fast 通过并行提高性能——并行操作通过流水线提高性能——pipelining 通过预测提高性能——进行预测阅读全文

posted @ 2022-12-28 15:03 million_yh 阅读(103) 评论(0) 推荐(0) 编辑

2022年11月21日

SV中的virtual关键词和extern关键词

摘要： virtual在SV中的应用主要有三方面，分别是虚类，虚方法和虚接口。 1.虚类(也叫抽象类) 关键词为virtual class，应用不如其余两个广泛，一个例子是UVM中所有类的基类uvm_void，它不包含任何成员变量和方法，不能被例化，但可以被扩展。 virtual class uvm_voi 阅读全文

posted @ 2022-11-21 15:15 million_yh 阅读(2827) 评论(0) 推荐(0) 编辑

2022年8月17日

Verilog中信号定义位宽的一些问题

摘要：总是被Verilog中信号定义位宽的问题所困扰： wire[7:0] data1 和 wire[0:7] data2有什么不一样wire[7:0] data2[3:0]、wire[7:0] data2[0:3]、wire[0:7] data2[3:0]、wire[0:7] data2[0:3]又分别阅读全文

posted @ 2022-08-17 22:03 million_yh 阅读(1485) 评论(0) 推荐(0) 编辑

Debussy简明使用-1

摘要：在资深工程师的指导下，逐渐开始尝试用Debussy来看波形，调试，modelsim只用来编译生成fsdb波形，调试以及波形分析用debussy来做。 Debussy 是NOVAS Software, Inc(思源科技)发展的HDL Debug & Analysis tool，这套软体主要不是用来跑模阅读全文

posted @ 2022-08-17 16:42 million_yh 阅读(331) 评论(0) 推荐(0) 编辑

2022年8月16日

PCB电路设计过程中的坑

摘要：前段时间公司项目做了个PCB板子。上电后电压弄死调不出来，各种debug，检查电路，最后才发现是打件厂上的IC有问题，换成从代理商处申请到的IC后，电压输出正常，LDO后的电压也正常，纹波都满足要求。a56爆大奖在线娱乐找个靠谱的打件厂真的非常非常重要！阅读全文

posted @ 2022-08-16 16:40 million_yh 阅读(44) 评论(0) 推荐(0) 编辑

2022年7月15日

Testbench的一些技巧

摘要： 1.基本概念 Testbech是a56爆大奖在线娱乐验证的手段，但是在软环境中没有激励输入，也不会对你设计的输出正确性进行评估。那么此时便有a56爆大奖在线娱乐，模拟实际环境的输入激励和输出校验的a56爆大奖在线娱乐“虚拟平台”的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。 2.初步认识 Tes 阅读全文

posted @ 2022-07-15 12:29 million_yh 阅读(242) 评论(0) 推荐(0) 编辑

testbench的编写与应用

摘要： 1.概念 Testbench是a56爆大奖在线娱乐用�a56爆大奖在线娱乐庥镅员嘈吹某绦蚧蚰？椋糜谠谀Ｄ夤讨兄葱泻脱橹び布Ｐ偷墓δ苷沸浴erilog主要用于硬件建模，该语言包含各种资源，用于格式化、读取、存储、动态分配，比较和写入模拟数据，包括输入激励和输出结果。 2.组成组件 ①.时间表声明：指定所有延迟的时间单位。（这阅读全文

posted @ 2022-07-15 10:51 million_yh 阅读(210) 评论(0) 推荐(0) 编辑

Testbench中的一些小问题

摘要：一些基本概念： UUT: Unit Under Test DUT:Design Under Test 两者应该是差不多的，只是DUT感觉在SV和UVM中提及比较多，而UUT在Verilog testbench中例化模块时经常提及。刷HDLBits时，犯了个错误： `timescale 1ps/1p 阅读全文

posted @ 2022-07-15 09:02 million_yh 阅读(225) 评论(0) 推荐(0) 编辑

2022年6月2日

队列常量和数组常量

摘要：队列的常量初始化不需要使用"'":int q2[$] = {3,4},q[$] = {0,2,5}; 而数组的常量初始化需要使用"'":int ascend[4] = '{0,1,2,3}; 注意到那个单引号不是 define 宏定义的单引号，而是个普通单引号阅读全文

posted @ 2022-06-02 11:10 million_yh 阅读(40) 评论(0) 推荐(0) 编辑

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