公告

2023年5月3日

verilog语法：for与generate...for

摘要： 1 for循环 for循环必须在always块内使用，对应的always块内的变量需声明为reg类型。 verilog的for和C语言的for的不同点：C语言的for里面的语句是串行执行，而verilog的for内的语句是并行执行的。例如下面的移位寄存器案例。 integer i; always @ 阅读全文

posted @ 2023-05-03 10:12 foghorn 阅读(986) 评论(0) 推荐(1) 编辑