2018年7月11日
Systemverilog for design 笔记（七）
摘要： 转载请标明出处 第一章 接口（interface） 1.1. 接口的概念 接口允许许多信号合成一组由一个端口a56爆大奖在线娱乐。 1.2. 接口声明 //接口定义 Interface main_bus (input logicsig_a, sig_b); //sig_a , sig_b是接口的输入 Wire si 阅读全文
posted @ 2018-07-11 18:28 渝雪柒柒 阅读(3116) 评论(0) 推荐(0) 编辑